第一次verilog实验——序列检测器的实现

　　第一次用verilog上机建模，深刻体会到看书所掌握不到的体会。有时候看书无法细心观察到的东西，在敲实验代码的时候，或许能够体现出来。现将第一次的体会记录如下。

还是先将verilog代码写下

/************************************************************************
模块作者：灰色的鱼
编写时间：13:52 2013/2/13
模块功能：对串行输入的数据流进行检测。只要发现10010序列，就立即输出高电平。
*************************************************************************/
module seqdet(x,z,clk,rst_n);
input clk,rst_n;
input x;
output z;

reg z;
reg [2:0] pstate,nstate;

parameter s1=3'd0,
          s2=3'd1,
          s3=3'd2,
          s4=3'd3,
          s5=3'd4,
          s6=3'd5;
          
always @(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        pstate<=s1;
    else
        pstate<=nstate;
end

always @(pstate or x)
begin
    case(pstate)
        s1:
            if(x==1)
                nstate=s2;
            else
                nstate=s1;
        s2:
            nstate=x?s2:s3;
        s3:
            nstate=x?s2:s4;
        s4:
            nstate=x?s5:s1;
        s5:
            nstate=x?s2:s6;
        s6:
            nstate=x?s2:s4;
        default:
            nstate=s1;
        endcase
end

always @(pstate or x or rst_n)
begin
    if(!rst_n==1)
        z=1'b0;
    else if(pstate==s5 && x==0)
                z=1'b1;
         else
            z=1'b0;
end

endmodule

然后是testbench的代码：

`timescale 1 ns/ 1 ps
module seqdet_vlg_tst();

reg clk;
reg rst_n;
wire x;                                             
wire z;

reg[19:0] data;

assign x=data[19];
                          
seqdet i1 (
  
    .clk(clk),
    .rst_n(rst_n),
    .x(x),
    .z(z)
);

initial                                                
begin                                                  
                        
    clk=0;
    rst_n=0;
    #500 rst_n=1; 
    data=20'b1100_1001_0000_1001_0100;                                                                                              
    #(100*100) $stop;                     
end 
                                                   
always                                                                                                                                        
    #50 clk=~clk; 
                                                                                                                                                   
always @(posedge clk)
begin
    #2 data={data[18:0],data[19]};
end 
                                               
endmodule

用Modelsim进行综合前仿真，波形如下：（波形从上到下依次是clk，rst_n，x，z），x用于序列输入，z为检测到"10010"序列之后的输出。

从第一次实验中得到了几点经验，当然在以后的学习之中还需好好注意：

1. 写testbench时候，`timescale输入问题，t前面的符号是键盘左上角‘1’左边那个键。而3'd0中的符号是引号那个键。这在看书的时候，不细心发现，还不容易察觉。重点是作者也没强调。
2. 软件问题。话了挺长时间弄软件（指的是Modelsim），加上本身对自己写的代码不是特别自信，所以到了后来才发现软件有问题。按照网络上各种方法医治，都无果。没有办法了，自豪使用免费版本的Modelsim（不过，学习的话真的够用了）。
3. Verilog的相关语法：

　　　　A． 关于阻塞赋值与非阻塞赋值的用法区别。

　　　　B． assign语句赋值号左边只能是wire类型（只在wire与reg型之中做讨论）。而always快语句中，被赋值的只能是reg类型。

　　4.在Quartus II中进行中文注释时，往往不能直接输入。最好的方法是先在记事本里将注释写好，然后copy到Quartus II里去。

　　5．对数字的写法不要忘记是<位数>’<进制><数字>。