FPGA的上电复位

　　在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程：

reg [19:0] cnt;
always@(posedge Clk50M or negedge Rst_n)
begin
     if(!Rst_n)
        cnt<=20'd0;
     else if(cnt_able)
         cnt<=cnt+1'b1;
end

　　信号Rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得未知，如果此时FPGA就开始工作的话，极易导致错误。

　　那么，这个复位信号来自何处？难道我们做好的系统，每次上电后都要手动按一下reset按钮么？

　　答案是否定的！这个复位信号其实是由特定的程序来产生的，系统每次上电，都会由该程序产生一个复位信号，从而避免了手动复位。

　　在网上找了多种方案，觉得只有这个程序比较简单实用，转来如下：

/**************************************
*  功能：同步复位产生模块
*  输入参数：
*         1.  clk： 50M 时钟输入
*         2.  全局复位信号
*  输出参数：
*         sys_rst_n:系统全局同步复位信号
***************************************/
module    system_ctrl
(
    input    clk,
    input    rst_n,
    output    sys_rst_n
);

//------------------------------------------
// Delay 100ms for steady state
reg    [22:0] cnt;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        cnt <= 0;
    else
        begin
        if(cnt < 23'd50_00000) //100ms
            cnt <= cnt+1'b1;
        else
            cnt <= cnt;
        end
end

//------------------------------------------
//rst_n synchronism
reg    rst_nr0;
reg    rst_nr1;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        begin
        rst_nr0 <= 0;
        rst_nr1 <= 0;
        end
    else if(cnt == 23'd50_00000)
        begin
        rst_nr0 <= 1;
        rst_nr1 <= rst_nr0;
        end
    else
        begin
        rst_nr0 <= 0;
        rst_nr1 <= 0;
        end
end

assign    sys_rst_n = rst_nr1;

endmodule

说明：

　　1.第一个进程用来延时，当上电后，延时100ms，以保证FPGA内部达到稳定状态；此时sys_rst_n始终为0，也就是系统时钟处于复位状态中。

　　2.当100ms延时结束后，sys_rst_n与系统时钟同步释放，即sys_rst_n拉高，复位结束，系统开始正常工作；