用VerilogHDL编写的可调占空比的PWM波形设计

既然是PWM，当然需要占空比可调，我选用的是CycloneII系列的FPGA，使用50MHz的时钟源。

开发板如下图：

通过开发板上的K2，K1键控制PWM的大小，具体是如何实现的呢？

系统采用50MHz的晶振作为时钟源，设定PWM的周期为1ms,也就是说计数器需要计数50000次，计数器一旦大于50000，自动清零，并重新进行下一轮的计数。

在这50000次计数中，可以设定n（0<=n<=50000），只要计数器值小于n（n=duty_cycle*sd），则令PWM输出为1，否则输出为0，这就是PWM占空比调节原理。

理想情况下，我们可以设定50000个级数用于调节PWM的占空比，但现实中没必要也不可能设置这么多的级数，所以根据需要，代码设置了五级，这样从0开始，每调一级（duty_cycle的值加1或减1），占空比增加20%，每一级的计数间隔为sd=10000。

代码实现：

always@ (posedge clk or posedge key_ctrl[3]) begin
    if(key_ctrl[3]) counter <= 16'd0;          //计数器复位
    else 
    begin
    counter <= counter+1;
        if ( counter <= duty_cycle*sd )    //设置PWM为1的时间间隔
            PWM_out <= 1;
        else
            PWM_out <= 0;
        if (counter >=50000)
            counter <= 16'd0;
    end
end

下面的问题就是怎么通过K2，K1控制duty_cycle大小的问题了。

在设计中曾试着通过两个always语句对duty_cycle赋值，其中一个是加，一个是减。结果是编译出错，原因是不能在并行块中对同一个变量进行赋值。

错误代码1：

always @(posedge key_ctrl[1])begin 
    duty_cycle <= duty_cycle + 1'b1;
    if(duty_cycle >=5)
        duty_cycle <=5;  //最大值不超过5
    else
        duty_cycle <= duty_cycle;
end

always @(posedge key_ctrl[0])begin    
    duty_cycle1 <= duty_cycle1 - 1'b1;
        if(duty_cycle1 <= 0)
        duty_cycle1 <=0; //最小值不小于0
            else
         duty_cycle1 <= duty_cycle1;
end

assign duty_cycle = duty_cycle1；

然后试着写在一个always语句中，这次虽然编译通过，可还是无法实现。如果有网友知道还望不吝赐教。

错误代码2：

always@(posedge key_ctrl[1] or posedge key_ctrl[0])begin                   
     if(key_ctrl[1])                             //如果key_ctrl[1]按下
        begin
          if(duty_cycle < 3'b110)                //且duty_cycle值小于6
            duty_cycle <= duty_cycle + 3'b001;   //则duty_cycle值加1
          else
            duty_cycle <= duty_cycle;            //否则duty_cycle值不变  
        end
     else
     if(key_ctrl[0])                             //如果key_ctrl[0]按下
        begin
          if(duty_cycle > 3'b000)                //且duty_cycle值大于0
            duty_cycle <= duty_cycle - 3'b001;   //则duty_cycle值减1
          else
            duty_cycle <= duty_cycle;            //否则duty_cycle值不变
        end
         
      else
            duty_cycle <= duty_cycle;
end

最后又在网上查阅了好多资料，对于如何通过不同的按键对一个变量赋值找到了一种完美的解决办法，就是利于case语句。

正确代码：

always@( posedge clk or negedge rst_n )  begin   
  if( !rst_n )   
   begin
    duty_cycle <= 0; 
   end
  else
   begin
    case ( {key_ctrl[1],key_ctrl[0]} )
     2'b00:begin
              duty_cycle <= duty_cycle;
           end
     2'b10:begin
           if ( duty_cycle >= 5 )
               begin
               duty_cycle <= duty_cycle;
               end
           else
               begin
               duty_cycle <= duty_cycle + 1'b1;
               end
           end
     2'b01:begin
           if ( duty_cycle == 'h00 )
            　　begin
                duty_cycle <= duty_cycle;
             
            　　end
           else
            　　begin
             　 duty_cycle <= duty_cycle - 1'b1;
            　　end
           end
     2'b11:begin
           duty_cycle <= duty_cycle;
           end
    endcase
   end  
 end

你们可能发现了，代码中控制duty_cycle的是key_ctrl[1],key_ctrl[0]，而不是K2，K1，这是因为采用独立按键会产生抖动，key_ctrl[1],key_ctrl[0]是K2，K1经按键消抖后的值。

下面附上采用吴厚航（网名特权同学）的按键消抖代码：

reg[3:0] key_rst; 

always @(posedge clk )
//    if (!rst_n) key_rst <= 4'b1111;
//    else 
     key_rst <= {rst_n,key3,key2,key1};

reg[3:0] key_rst_r; 

always @ ( posedge clk)
//    if (!rst_n) key_rst_r <= 4'b1111;
//    else 
     key_rst_r <= key_rst;
   

wire[3:0] key_an = key_rst_r & (~key_rst);
reg[19:0]  cnt;    

always @ (posedge clk)
//    if (!rst_n) cnt <= 20'd0;    
//    else 
    if(key_an) cnt <=20'd0;
    else cnt <= cnt + 1'b1;
  
reg[3:0] low_sw;

always @(posedge clk)
//    if (!rst_n) low_sw <= 4'b1111;
//    else 
     if (cnt == 20'hfffff)     
      low_sw <= {rst_n,key3,key2,key1};
      

reg  [3:0] low_sw_r;      

always @ ( posedge clk )
//    if (!rst_n) low_sw_r <= 4'b1111;
//    else 
     low_sw_r <= low_sw;
     
     wire[3:0] key_ctrl = low_sw_r[3:0] & ( ~low_sw[3:0]);