2013/05/07晚，在构建NIOS软核的过程中，前面一切顺利，在后面出现以下两个编译错误：
1、Error: Clock input port inclk[<number>] of PLL "<name>" must be driven by a non-inverted input pin.
解决方案：如下图所示，造成错误的原因是在.bdf文件中，在CLOCK(input)引脚连接到PLL的时钟输入引脚时，只是简单的放在一起，实际上并没有建立连接。
所以只需要再重新将两者连接起来，注意保证连接上了。
2、Error：Can't generate netlist outout files because the file"C：/altera/ XXXXXXXX" is an OpenCore Plus time-limited file.
解决方案：自己操作多次也未能成功，总是在EDA netlist writter这块出现错误。生成网表输出文件出错。OpenCore Plus time-limited。打开assignments，在之前进行的一系 列设置里（settings）ENA Netlist Writer options里选择的是第三方仿真软件modelsim，缘故就出在此。在没有授权时opencore是不允许生成Netlist的，更改设置：settings 里EDA Tool Settings —>Simulation选择“none”，重新编译，通过。