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  • Video Processing subsystem例程分析

    Video Processing subsystem例程分析

     1.memory_ss模块

    slave端口:

    S00

    连接设备: microblaze_ss----M_AXI_DC

    时钟来源: S01_ACLK---clk_out2(clock_and_reset)---100MHz

    复位来源: S01_ARESETN---peripheral_aresetn(clock_and_reset)

    S01

    连接设备:microblaze_ss---M_AXI_IC

    时钟来源:S01_ACLK---clk_out2(clock_and_reset)---100MHz

    复位来源:S01_ARESETN---peripheral_aresetn(clock_and_reset)

    S02

    连接设备:v_proc_ss_0---m_axi_mm(接收video_processing_subsystem master端口传过来的 数据)

    时钟来源:mig_7series_0---ui_clk/ACLK

    复位来源:M00_ARESETN

    master端口:

    M00

    连接设备:mig_7series_0---S_AXI(将数据传递给DDR3)

    时钟来源:mig_7series_0---ui_clk/ACLK

    复位来源:M00_ARESETN

    S02M00公用时钟和复位原因是,对同一个数据流进行操作,接收数据与发送数据。

     2.microblaze_ss模块

    slave端口:

    S00_AXI:

    连接设备: microblaze----M_AXI_DP

    时钟来源: LMB_Clk---clk_out2(clock_and_reset)---100MHz

    复位来源: S00_ARESETN---peripheral_aresetn(clock_and_reset)

    master端口:

    M00_AXI:

    连接设备: video_lock_monitor(AXI GPIO)---S_AXI

    时钟来源: M00_ACLK---clk_out3(clock_and_reset)---9MHz

    复位来源: M00_ARESETN---peripheral_aresetn_2(clock_and_reset)

    M01_AXI:

    连接设备: v_proc_ss_0(video processing subsystem)---s_axi_ctrl

    时钟来源: LMB_Clk---clk_out2(clock_and_reset)---100MHz

    复位来源: S00_ARESETN---peripheral_aresetn(clock_and_reset)

    M02_AXI:

    连接设备: v_tc_0(video Timing Controller)---ctrl

    时钟来源: LMB_Clk---clk_out2(clock_and_reset)---100MHz

    复位来源: S00_ARESETN---peripheral_aresetn(clock_and_reset)

    M03_AXI:

    连接设备: axi_uartlite_0(AXI Uartlite)---S_AXI

    时钟来源: LMB_Clk---clk_out2(clock_and_reset)---100MHz

    复位来源: S00_ARESETN---peripheral_aresetn(clock_and_reset)

    M04_AXI:

    连接设备: v_tpg_0(video Test Pattern Generator)---s_axi_CTRL

    时钟来源: M04_ACLK---clk_out1(clock_and_reset)---200MHz

    复位来源: M04_ARESETN---peripheral_aresetn_1(clock_and_reset)

    关于M_AXI_DCM_AXI_IC端口描述:

     

    MicroBlaze Core Block Diagram 

     

    什么是instruction-sdie bus interface, Data-side bus interface:

     

     

     

    3.Clock_and_reset模块

    clk_wiz_0:

    Clk_in1---clk_in1---ACLK(memory_ss)

    Clk_out1---200MHz (reset is peripheral_aresetn_1)

    Clk_out2---100MHz(reset is peripheral_aresetn)

    Clk_out3---9MHz(reset is peripheral_aresetn_2)

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