Vivado 设计套件包括高度集成的设计环境和新一代从系统到 IC 级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP 封装元数据、工具命令语言 (TCL)、Synopsys 系统约束 (SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。Vivado 工具将各类可编程技术结合在一起，能够可扩展实现多达 1 亿个等效 ASIC 门的设计。
UltraFast设计方法
为了最大限度地提高系统性能，降低风险，实现更快速和可预测的设计周期，Xilinx 推出了可编程领域的首套综合设计方法。Xilinx 提出了 UltraFast设计方法。面向 Vivado的 UltraFAST 方法学的主体是 UG949 文档，配合相应的 Checklist，随 Vivado 版本同时更新，用户可以在 Xilinx 的主页上免费下载。针对 Vivado 设计套件的 UltraFAST 中文版也已经上市，另外一套全新的针对嵌入式可编程设计的 UltraFAST 嵌入式设计方法指南UG1046和针对高级综合的UltraFAST 方法指南UG1197也已经在 Xilinx 官网上开放下载。
工程模式与非工程模式
Vivado设计有工程和非工程两种模式
(1)工程模式是使用Vivado设计套件工程自动管理设计源文件、设计配置和结果，使用图形化Vivado集成设计环境(IDE)交互式处理设计。在Vivado IDE中可一键式运行整个设计流程。工程模式的关键优势在于Vivado工具可管理整个设计流程，包括工程文件管理、报告生成、数据存储等。在综合后修改HDL源文件，Vivado工具会提示您重新综合。在布线完成后，工具会自动生成时序和功耗报告。
(2) 非工程模式是使用Tcl脚本流程，在非工程模式下，需要自己管理设计源文件和设计过程。源文件只能从当前位置访问，不能将其复制到其它位置。设计结果保留在已分配给Vivado工具进程的机器内存中。使用Tcl命令来设置设计参数和实现选项。您可使用Tcl在设计过程的任何阶段保存设计检查点（DCP）并生成报告。每个设计步骤都可通过Tcl命令独立控制。例如 ：
• 如果在综合后修改了一个HDL文件，那么必须记得重新运行综合。
• 如果在布线后需要时序报告，那就需要明确生成时序报告。
GUI和TCL可以相互交叉使用，在使用Tcl脚本流程，但在必要时仍可使用IDE来执行设计分析或约束定义等设计任务。
总之，使用Vivado后感觉Vivado的ultrafast的设计方法和ASIC设计方法特别类似，特别是非工程模式的TCL脚本。正如Xilinx喊的口号一样Vivado是ASIC增强型设计套件，FPGA芯片是ASIC级架构。Vivado只支持7系列，包括A7，K7，V7和ZYNQ。从综合运行体验而言Vivado 很耗内存。跟Altera的Quartus比较而言Vivado还是慢如牛。论坛上有人说Vivado 的综合效果还是一如既往地不好，布局布线算法有所提高，所以，推荐用Synplify做综合，Vivado做布局布线和生成最后的bit文件。
参考文献：
[1] Vivado™ 设计套件是什么？http://china.xilinx.com/china/ch_prs_rls/QA.htm
[2] Xilinx. ug949-Vivado设计套件的UltraFast设计方法指南. 2014,3.
[3] 何斌. Xilinx FPGA权威设计指南—Vivado 2014集成开发环境. 电子工业出版社.2015，2.