verilog与C语言的6点重大区别

本文摘抄夏老师的书————————

1. 在verilog模块中所有过程（eg：initial块、always块）、连续赋值语句、实例引用都是并行的。

2. 它们表示的是一种通过变量名的相互连接的关系。（这点很重要，verilog最终对应的是实实在在的物理电路）

3. 在同一个模块中各个过程块、各条连续赋值语句和各条实例引用语句这三者出现的先后顺序没有关系

4. 只有连续赋值语句（即用关键词assin引出的语句）和实例引用语句（即用已定义的模块名引出的语句），可以独立于过程块存在而在模块的功能定义部分。

5. 被实例引用的模块，其端口可以通过不同的连线或寄存器类型变量连接到别的模块相应的输出输入信号端

6. 在always模块内被赋值的的每一个信号都必须被定义为reg 类型