要求：一个握手的模块。输入信号分别为en,ack,all_done;输出信号是req,done;要求例如以下en高电平有效时能够输出req信号。然后等待ack信号，收到ack信号后会发出done信号，模块的数量不定。当全部模块done信号军发送完成后会接收到all_done信号，仅仅有接收到aLL_done信号才干够发送下一次req信号。
难点在于第一次发送时仅仅须要en有效就可以。而下一次发送必须en和all_done同一时候有效，或者all_done已经有效过。en有效则发送req. done信号则直接与ack同步或者延时一个时钟周期就可以。
module handshake(input clk, rst_n,en,all_done,ack,
output reg req, done);
reg flag,r_all;
always @(posedge clk or negedge rest_n)
if(!rst_n)begin
flag<=1'b1;//推断是否为第一次发送；
r_all<=1'b0; //是否接收到all_done信号
end
else if(all_done) begin
r_all<=1'b1;//已接收到all_done信号置位
end
else if(done) begin
r_all<=1'b0;//以完毕发送，all_done信号清零
flag<=1'b0;//完毕第一次发送后即永久性清零。
end
always @(posedge clk or negedge rest_n)
if(!rst_n)begin
req<=1'b0;
done<=1'b0;
end
else begin
if((en&flag) || (en&all_done) || (en &r_all))
req<=1'b1;
else req<=1'b0;
if(ack)
done<=1'b1;
else done<=1'b0;
end
endmodule
终于的RTL视图为：
