一、verilog语法，可否综合总体有以下区分：
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，supply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
可综合的运算符包括：> , < , >= , <= , == , != , >>, << (位移量为变量，则会综合出通用位移器), &, |, ^ , +, - ,*, /(某些综合工具可能不支持)
{[ ],[ ]} ：部分选取和位选取操作，这个有点复杂。
部分选取仅支持常量部分选取。如：
1 module PartSelect( 2 in_a, 3 in_b , 4 out_c); 5 6 input [3:0] in_a, in_b; 7 output [3:0] out_c; 8 9 assign out_c[2:0] = {in_a[2],in_b[3:2]}; 10 11 endmodule 12 // out_c[2:0] 和 in_b[3:2]即为部分选取
位选取支持常量和非常量选取，非常量选取时会生成多路选择器或译码器。如：
1 //常量位选取 2 module ConstantBitSelect( 3 in_a, 4 in_b, 5 in_c, 6 out_d 7 ); 8 9 input [3:0] in_a,in_b,in_c; 10 output [3:0] out_d; 11 12 assign out_d[2:0] = {in_a[2],in_b[1:0]}; 13 assign out_d[3] = in_c[2]; 14 endmodule 15 //这里in_a[2]，out_d[3] ， in_c[2]都是位选取。
1 module NotConstantBitSelectRight( 2 Data, 3 Index, 4 Dout 5 ); 6 input [0:3] Data; 7 input [1:2] Index; 8 output Dout; 9 10 assign Dout=Data[Index]; //选取Data其中一位赋值给Dout 11 endmodule
12 //综合的网表如下图。这里的非常量下标位选取产生了多路选择器。
1 module NotConstantBitSelectLeft( 2 Mem, 3 Store, 4 Addr 5 ); 6 output[7:0] Mem; 7 input Store; 8 input [1:3]Addr; 9 10 assign Mem[Addr]=Store; //将Mem其中某一位修改为Store 11 endmodule 12 //综合网表如下图，这里非常量下标的位选择生成了译码器
（2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
不可综合的运算符包括： === ， !== , {[ ],[ ]} （非常量部分选取）
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
二、建立可综合模型的原则
要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
（1）不使用initial。
（2）不使用#10。
（3）不使用循环次数不确定的循环语句，如forever、while等。
（4）不使用用户自定义原语（UDP元件）。
（5）尽量使用同步方式设计电路。
（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
（12）避免混合使用上升沿和下降沿触发的触发器。
（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
（14）避免在case语句的分支项中使用x值或z值。
三、 不能综合的语句：
（1）initial
只能在test bench中使用，不能综合。（我用ISE9.1综合时，有的简单的initial也可以综合，不知道为什么）
（2）events
event在同步test bench时更有用，不能综合。
（3）real
不支持real数据类型的综合。
（4）time
不支持time数据类型的综合。
（5）force 和release
不支持force和release的综合。
（6）assign 和deassign
不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。
（7）fork join
（8）primitives
支持门级原语的综合，不支持非门级原语的综合。
（9）table
不支持UDP 和table的综合。
（10）敏感列表里同时带有posedge和negedge
如：always @(posedge clk or negedge clk) begin...end
这个always块不可综合。
（11）同一个reg变量被多个always块驱动
（12）延时
以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。
如：a=#10 b;
这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;
（13）与X、Z的比较
可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。