状态机

状态机

偏基础：berkeley: Finite State Machines in Verilog

好文：数字集成电路设计-12-状态机

在FPGA的电路实现当中FSM的应用是非常广泛的。根据状态机的输出得出的方式状态机可以分成两个大类，第一个是Moore型状态机，Moore型状态机的输出只与当前状态有关，一种状态就对应着一种输出。Mealy型状态机不仅与当前的FSM的状态有关，还与当前状态机的输入有关。相对来说，Moore机的状态更加稳定可靠，设计起来更容易理解。

使用verilog语言创建一个FSM模型，一般要经过以下几步：

• 首先是对FSM当中出现的状态进行编码；
• 对FSM的当前状态进行跟踪；
• 执行状态转换；
• 执行新旧状态的转换；
• 基于当前状态对输出进行赋值；

Xilinx官网给了一个FSM的实现例子，可以参见这个网页。代码如下

// State Machine with single sequential block
// 
//  This example shows the use of the Vivado "fsm_encoding" attribute
//
//  Acceptable values for this are: one_hot sequential johnson gray and auto.

module fsm_test(clk,reset,flag,sm_out);
input clk,reset,flag;
output reg sm_out;
//Gray code format
parameter s1 = 3'b000;
parameter s2 = 3'b001;
parameter s3 = 3'b010;
parameter s4 = 3'b011;
parameter s5 = 3'b111;

// Adding fsm_encoding value designates to Vivado Synthesis which encoding is to be used.
    //星号部分的代码只有告知Vivado编译器编码格式的功能
    (* fsm_encoding = "gray" *)reg [2:0] state;

always@(posedge clk)
  begin
    if(reset)
      begin
        state <= s1;
        sm_out  <= 1'b1;
      end
  else
    begin
     case(state)
       s1: if(flag) 
		begin 
		state <= s2; 
		sm_out <= 1'b1; 
		end
           else
                begin
		state <= s3;
		sm_out <= 1'b0;
 		end

       s2: begin state <= s4; sm_out <= 1'b0; end
       s3: begin state <= s4; sm_out <= 1'b0; end
       s4: begin state <= s5; sm_out <= 1'b1; end
       s5: begin state <= s1; sm_out <= 1'b1; end
     endcase
    end
 end
endmodule