1：今天跑工程跑完后。一切看似正常，output窗口没出现error。打开spreadsheet view后在下面output窗口发现很多error。提示很多管脚未约束成功。是因为code的有些ports被优化掉了。模块间有些信号名弄错。导致port信号被优化了。以后注意一下。跑完工程打开spreadsheet view看管脚是否约束正确。
2：随着设计复杂度的提高。有些FPGA的设计在布局布线后表现出“拥塞”特点。出现”拥塞“的机理在于如果设计中出现很多扇出比较大的信号。或者非常多的信号彼此互连时，容易导致局部区域的布线资源紧张。这些资源紧张的局部区域称之为hotspot。可能是有些布线必须绕过这些区域。从而可能是hotspot ”滚雪球“般的扩散。造成布线困难。拥塞设计的性能也通常会受到影响。
常用的解决拥塞设计的方法：
a:CDR 多数轻微拥塞的设计适用
b:CDP+CDR 多数中度拥塞设计适用
c:CDP+NBR 多数重度拥塞设计适用
综合后查看时序报告。时序违例。约束某些时钟到148.5M。结果只跑到120M左右的样子。最后通过修改布局布线算法。时序有一定的提升但是变化不大。修改synplify pro的约束。将resource share改为false。pipelining and Retiming选项改为none。结果该时钟勉强可以跑到135M的样子。因此只有通过修改code使时序满足要求。
修改code，将有些时钟走全局时钟网络。最后达到时序要求。synplify pro的综合约束。（resource share改为ture。 pipelining and Retiming也改为了Pipelining and Retiming。fanout limit改为120）。
部分时序报告如下
