数字系统设计练习（一）—— 闪烁的小灯

一、实验硬软件环境：

1. EDA软件：Vivado2019
2. 实验开发板：Basys3 FPGA套件

二、实验内容：

　　实现如下电路功能：当开关开启，灯泡按1s的间隔闪烁；开关关闭，则灯泡关闭。使用实验板上的按键模拟开关，led模拟灯泡，时钟使用实验板提供的clk。参考实验板的管脚文件编写约束文件。

　　注意，LED部分的电路图如左图所示，当FPGA输出为高电平时，相应的LED点亮；否则，LED熄灭。拨码开关的电路如右图所示，当开关打到下档时，表示FPGA的输入为低电平。

　　　　　　　　　　　　　　 　　　　　　　　　　

 三、具体实现

1. 思路分析：开发板的晶振为100Mhz，则其周期为10ns，初值为0的计数器自加1到100,000,000时为1s。
2. 设计源码：

   module led(
        input switch,
       input clk,
       output reg led,
   );
   
   reg [28:0] count;
   
   always @(posedge clk)
   begin
       if(!switch)
           begin
               count <= 0;
               led <= 0;
           end
       else
           begin
               if(count == 29'd100_000_000)
                   begin
                       count <= 0;
                       led <= ~led;
                   end
               else
                   begin
                       count <= count + 1;
                       led <= led;
                   end
           end
   end

3. 仿真代码

   `timescale 1ns / 1ps
   
   module led_tb;
       reg switch;
       reg clk;
       wire led;
       
       led uut(
           .switch(switch),
           .clk(clk),
           .led(led)
       );
       
       initial
       begin
           switch = 0;
           clk = 0;
           
           #100 switch = 1;
           #100;
       end
       
       always #50 clk = ~clk;
   endmodule

4.  约束文件

   set_property PACKAGE_PIN V17 [get_ports switch]
   set_property IOSTANDARD LVCMOS33 [get_ports switch]
   set_property PACKAGE_PIN U16 [get_ports led]
   set_property IOSTANDARD LVCMOS33 [get_ports led]
   set_property PACKAGE_PIN W5 [get_ports clk]
   set_property IOSTANDARD LVCMOS33 [get_ports clk]

5. 总结：时序逻辑使用 always #50 clk = ~clk 这条语句来产生一个不断重复的周期为100个的时钟信号clk。