1、always中的negedge和posedge只能使用在clk中。
2、在电平触发时always@（cnt_7）中的case必须是全部列举出来，否则就会生成锁存器，这在FPGA里面是不允许的
3、bit1<=bit0;
bit2<=bit1; //可以实现延迟的语句，这里延迟了两拍。
4、当信号不统一的时候，就用标志位来处理。