CPU设计开发时钟模块

这学期开的一门课--《计算机设计与实践》。自主设计CPU，用VHDL语言模拟。今晚开始做，由于长期不写VHDL代码了，就一个时钟模块居然错了这么多，唉。

先附上调试正确的代码吧。

首先提醒注意的是那个 port的语法格式；其次，if..then...elsif..then，这个语句我犯了一个不太明显的错误，就是我把elsif 写出了else if 结果编译器总是报错“ Line 56. parse error, unexpected PROCESS, expecting IF”。其次，在这条语句之后别忘了加上

end if；

同样的有case语句的使用，也务必在使用结束时加上end case;

这之后，代码算是编译通过了，之后加波形，结果出现这个错误：

当时就傻眼了，代码看了无数遍，波形新建了许多还是不对。后来仔细看了一下错误Expecting a type name, found component "time" instead.

意识到会不会是  time ，也就是实体名称的问题，后来一改，果然好使了。至于为什么time就不行，还是没搞懂。下次注意就好了。

哦哦，明天继续。。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
library UNISIM;
--use UNISIM.VComponents.all;

entity clk_time is
     port(
         clk : in std_logic;
         rst : in std_logic;
         EN  : out std_logic_vector( 3 downto 0 )
     );
end clk_time;

architecture Behavioral of clk_time is

signal tmp : std_logic_vector(3 downto 0);
 begin
     process( clk , rst )
     begin
         if( rst = '1' ) then
             tmp <= "0000";
         elsif ( clk'event and clk = '1' ) then
             case tmp is
                 when "0000" => tmp <= "0001";
                 when "0001" => tmp <= "0010";
                 when "0010" => tmp <= "0100";
                 when "0100" => tmp <= "1000";
                 when "1000" => tmp <= "0001";
                 when others => null;
             end case;
         end if;
     end process;
     en <= tmp;

end Behavioral;