基于FPGA的任意分频实现

一、引言

　　在数字逻辑电路设计中，分频器是一种基本的电路单元。通常用来对某个给定频率进行分频，以得到我们想要的频率。在FPGA中，我们一般都是通过计数器来实现分频，分频得到的时钟质量没有通过PLL得到的时钟质量好，用于对时钟信号要求较高的逻辑设计中，还是用PLL分频比较好。下面将详细介绍任意偶数分频，奇数分频，小数分频。

二、偶数分频

　　以四分频为例，假设系统时钟频率为 50MHz，那么周期为 20ns，四分频之后得到的时钟频率为 12.5MHz，时钟周期为 80ns。在50MHz的系统时钟的驱动下，计数器要在计数到  40 ns ，输出时钟翻转，计数到40 ns时，计数器的值为1，刚好计数两下。

　　代码如下：

// *********************************************************************************
// Project Name : even_divclk
// Email            : 
// Create Time   : 2020/07/07 9：59
// Module Name  : even_divclk
// editor        : qing
// Version        : Rev1.0.0
// Description  : 任意占空比为50%的偶数分频
// *********************************************************************************

module even_divclk(
    input                sclk                ,  // System clk 50MHz
    input                s_rst_n        ,

    output    reg         div_clk        
    );

//========================================================================
// =========== Define Parameter and Internal signals =========== 
//========================================================================/

// parameter         n    =                 ;
parameter         n    =    4             ; // just for test

reg            [19:0]        cnt         ;

always @ (posedge sclk or negedge s_rst_n) begin  // cnt
        if(s_rst_n == 1'b0)
            cnt <= 0;
        else if(cnt == n/2 - 1)
            cnt <= 0;
        else
            cnt <= cnt + 1'b1; 
    end    

always @ (posedge sclk or negedge s_rst_n) begin
    if(s_rst_n == 1'b0)
        div_clk <= 1'b0;
    else if(cnt == n/2 - 1)
        div_clk <= ~div_clk;
    else
        div_clk <= div_clk;    
end

endmodule

　　testbench:

// *********************************************************************************
// Project Name : even_divclk
// Email        : 
// Create Time  : 2020/07/07 10：10
// Module Name  : even_divclk_tb
// editor        : qing
// Version        : Rev1.0.0
// *********************************************************************************
`timescale 1ns/1ps
module even_divclk_tb;
    reg            sclk        ;
    reg         s_rst_n        ;
    wire        div_clk        ;

even_divclk even_divclk_inst(
    .sclk    (sclk        ),
    .s_rst_n(s_rst_n    ),
    .div_clk(div_clk    )
    );

initial
    sclk = 1'b0;
    always #10 sclk = ~sclk;

initial
    begin
        #1;
        s_rst_n = 1'b0;
        #21;
        s_rst_n = 1'b1;
    end

endmodule

　　Modelsim仿真结果：

 　　由图可见，达到预期目的。

三、奇数分频

　　奇数分频需要通过两个辅助时钟来生成，如上图所示，以占空比为 50% 的 5 分频为例，分频得到的信号 div_clk = clk_p | clk_n。

　　假设分频系数为 n，那么 clk_p 在 在时钟信号的上升沿的驱动下第 （n - 1）/2 - 1 个时钟的上升沿翻转一次，在（n - 1）个时钟的上升沿的时候再翻转一次；clk_n 则是在时钟信号的下降沿的驱动下，在第（n - 1）/2 - 1个时钟的下降沿翻转一次，在（ n - 1）个时钟的时候再翻转一次，将 clk_p 与 clk_n 做或运算得到 div_clk。

　　下面是一个占空比为 50% 的5分频的例程。

// *********************************************************************************
// Project Name : odd_divclk
// Email            : 
// Create Time  : 2020/07/07 11：12
// Module Name  : odd_divclk
// editor        : qing
// Version        : Rev1.0.0
// Description    : 任意占空比为 50% 的奇数分频 
// *********************************************************************************

module odd_divclk(
    input                sclk        ,  // System clk 50MHz
    input                s_rst_n        ,

    output                div_clk        
    );
//========================================================================
// =========== Define Parameter and Internal signals =========== 
//========================================================================/

parameter         n =    5                ;

reg            [19:0]        cnt1         ;
reg            [19:0]        cnt2        ;
reg                        clk_p        ;
reg                         clk_n        ;        

//=============================================================================
//****************************     Main Code    *******************************
//=============================================================================

always @ (posedge sclk or negedge s_rst_n) begin  // cnt1
    if(s_rst_n == 1'b0)
        cnt1 <= 0;
    else if(cnt1 == n - 1)
        cnt1 <= 0;
    else
        cnt1 <= cnt1 + 1'b1;        
end

always @ (posedge sclk or negedge s_rst_n) begin  // cnt2
    if(s_rst_n == 1'b0)
        clk_p <= 1'b1;
    else if(cnt1 == (n-1)/2-1)    
        clk_p <= ~clk_p;
    else if(cnt1 == (n-1))
        clk_p <= ~clk_p;
end

always @ (negedge sclk or negedge s_rst_n) begin  // cnt2
    if(s_rst_n == 1'b0)
        cnt2 <= 0;
    else if(cnt2 == n - 1)
        cnt2 <= 0;
    else
        cnt2 <= cnt2 + 1'b1;        
end

always @ (negedge sclk or negedge s_rst_n) begin  // cnt2
    if(s_rst_n == 1'b0)
        clk_n <= 1'b1;
    else if(cnt2 == (n-1)/2-1)    
        clk_n <= ~clk_n;
    else if(cnt2 == n - 1)
        clk_n <= ~clk_n;
end

assign div_clk = clk_p | clk_n;

endmodule    

　　testbench

// *********************************************************************************
// Project Name : even_divclk
// Email        : 
// Create Time  : 2020/07/07 10：10
// Module Name  : even_divclk_tb
// editor        : qing
// Version        : Rev1.0.0
// *********************************************************************************
`timescale 1ns/1ps
module even_divclk_tb;
    reg            sclk        ;
    reg         s_rst_n        ;
    wire        div_clk        ;

odd_divclk odd_divclk_inst(
    .sclk    (sclk        ),
    .s_rst_n(s_rst_n    ),
    .div_clk(div_clk    )
    );

initial
    sclk = 1'b0;
    always #10 sclk = ~sclk;

initial
    begin
        #1;
        s_rst_n = 1'b0;
        #21;
        s_rst_n = 1'b1;
    end

endmodule

　　Modelsim仿真结果

四、小数分频

　　未完待续······