【原创】关于glbl.v如何仿真【Verilog】

Abstract

    在做FPGA仿真的过程中，经常会遇到找不到glbl.v文件的情况，本文整理一些资料对glbl.v如何仿真简要介绍。

Introduction

1.关于glbl.v

    在FPGA设计中，glbl.v常用来定义全局复位/置位、全局三态信号和DUT的连接，并且用来为设计提供有效地复位信号，对设计中使用到的全局信号进行初始化。在仿真起始的100ns中，glbl将自动产生全局复位/置位。

NOTE: The "glbl.v" module connects the Global Set/Reset and Global Tristate signals to the design. In order to properly reset the design in a Verilog simulation, the "glbl.v" module must be compiled and loaded along with the design. The "glbl.v" automatically pulses Global Set/Reset (GSR) for the first 100 ns of the simulation.

2.存在glbl.v文件的编译

a)         新建库work；

b)         编译Xilinx的仿真库（在软件的安装路径下可以找到）到work中；

c)         编译glbl.v到新建的work中；

d)         编译设计的所有源文件以及Testbench文件到work中；

e)         在ModelSim中load设计，并且使用-L指向刚才编译的库work；

具体操作如下：

a)         vlib work

b)         vlog $env(XILINX)/*.v

c)         vlog glbl.v

d)         vlog source.v tb.v

e)         vsim -t ps -L work  work.tb work.glbl

Consolution

    任何设计在编译的时候首先需要把设计中需要的文件编译到指定的库中，特别是这种glbl.v文件，由于其结构类似于Testbench，故在进行仿真时需要同时vsim Testbench和glbl。