对于电子工程师来说，很多电路设计仿真软件都是特别大的，安装下来一般都是上G，甚至几十G，而且win7的兼容性也是最好的，不愿意升级win10是因为麻烦，而且没有必要，对于很多的设计软件来说win10还没有完全兼容，而且还不停自动更新，时间很珍贵的，谁愿意浪费大把时间搞什么兼容性问题，而不是code or design。所以EE一般会把Wndows自动更新关闭。对于普通用户来说就无所谓了，用电脑写写报告，看看片子，跟着win10升级还能体验到很多新功能，完全不会被兼容性问题困扰。关闭Windows10自动更新的方法请自行百度。
七、Vivado在Win10上出现的BUG
我的Vivado一段时间没用后，出现了问题，可能是我不小心把系统的那个文件弄丢了，出现了Vivado在运行Run RTL 分析会闪退，调用IP核和综合的时候会报错误，问题是我之前写的代码明明没问题，连最起码的流水灯都跑不下去。这个问题博主在Xilinx官网论坛上寻求了帮助，但是最终还是没能解决，重装了Vivado2016.4、2018.2、2017.3都是同样的问题无法解决，最后只能是系统的问题了，重装了系统后才解决了这个问题。
顺便提一句，如果电视是台式机的朋友，可以给电脑加上固态把系统和Vivado这些EDA工具放在固态中，这样下来开发效率能提高不少，真是太爽了！
六、 Vivado在win10上安装打开后弹出error when launching 'E:XilinxVivado2017.3invivado.bat':Launcher time out
- 找到（Vivado安装目录） 2017.3 bin unwrapped win64.o
- 将' vivado.exe '重命名为' vivado.exe.backup ' （修改前记得备份）
- 复制' vivado-vg.exe '并将其粘贴到当前相同的文件夹中
- 将' vivado-vg - 副本.exe ' 重命名为' vivado.exe '
按如上方法尝试后，如果还是无法正常打开，请确保您已安装Microsoft Visual C ++ 2015。
五、Vivado软件更新新版后更新IP
当更新到新版本的Vivado后，之前的一些工程的IP是不能直接打开使用的，这个时候我们只需要使用新版本的Vivado更新一下每个工程的IP即可，使用新版本Vivado会出现如下提示：选择Automatically upgrade to the current version。
打开工程进入之后，会提示之前的IP不能使用，你可以点击Report IP Status更新IP。
点击Report IP Status后出现如下图所示界面。
点击Upgrade Selected
点击OK
选择如图所示选项
这是之前被锁定的IP Core
这是更新后的IP Core
还可以通过下面这种方法打卡Report IP Status进行IP的更新。
四、Vivado的外部时钟输入问题
在使用basys3进行摄像头配置的时候出现了如下问题，最后经上网查阅资料最后得以解决，出现这个问题的原因是，遇到上面的问题是因为我们将外部输入的一个时钟管脚 OV7670_PCLK(摄像头输出给FPGA的像素时钟)分配到了一个普通的IO口上面，如果是用一个专用的时钟管脚，比如说ZedBoard有专有时钟管脚 Y9就不会出现这样的错误了。
因为是IO管脚上，所以其周围没有全局时钟 BUFG，所以我们在 XDC 里使用：set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {OV7670_PCLK_IBUF}] 来屏蔽 Xilinx 的检测，从而通过编译。这个方式在软件提示的错误中也提供了解决方法，
三、提升Vivado编译速度
我们都知道Vivado编译起来相当的慢，每次综合起来我就拿起了手机，这个方法可以提高编译速度，在VIVADO中一个run编译时支持的线程数如下表：（综合时一般是2线程）
|
|
Place |
Route |
|
Windows默认 |
2 |
2 |
|
Linux默认 |
4 |
4 |
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Windows开启maxThreads=8 |
4 |
4 |
|
linux开启maxThreads=8 |
8 |
8 |
在tcl脚本处输入如下命令：
设置多线程的命令为： set_param general.maxThreads 4
读取当前线程数的命令： 为get_param general.maxThreads
二、[Common 12-70]Application Exception: Not found in path: xsdk
这个错误的原因是没有安装SDK，所以打不开SDK，可以找到vivado的安装包重新安装SDK.。
一、[USF-XSim 62]‘compile’ step failed with error(s). Please check the Tcl console output or 'E:/Vivado/工程路径/sim_1/behav/xvlog.log'file for more information
Vivado我也是很无奈呀，查错能力不强，仿真速度又慢，就这么一个问题让我查找了一天，还好最后解决了，分享出来希望后面遇到这样错误的同学不要 在这上面耗费太多时间。
这个错误一定是你的仿真文件有问题, 仿真文件有问题, 仿真文件有问题，没毛病，仔细看仿真文件
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