FPGA学习笔记. DDS

DDS原理

　　直接数字式频率合成器（Direct Digital Synthesizer）

频率计算公式

　　Fout = FW * Fclk / 2^N

Fout 输出频率， Fw 频率控制字， N 位数 精度 Fclk / 2^N

设计思路

设置一个计数cnt作累加，Fw频率控制字，作为计数步长。

时钟clk下，cnt <= cnt + Fw.

设输入时钟是100mHz，目标Fo为115200Hz，计数器为32位，据上面的公式可以得出

Fw = Fo * 2^32  /  Fc = 115200 * 2^32 / (100*10^6) = 4947802.3249992

取整 Fw = 4947802，

占空比为50%，cnt <= 2^N ,Fo = 0 ; cnt > 2^N ,Fo = 1。

添加一个block menery IP，存放 正弦波相位-幅度 表，由相位累加来查询地址。

生成COE文件

位宽32bit 深度2^12，code

clear;
close all;
%%
width = 32; %data width
N = 12;     %addr witdh
depth = 2^N;%memery depth
x = linspace(0,2*pi,depth);
y_sin = sin(x)+1;
y_sin_q=round(y_sin*(2^(width-1)));
fid = fopen('CosWaveWid32Def2e12.coe','w');
%write header
fprintf(fid,'MEMORY_INITIALIZATION_RADIX=16;
');
fprintf(fid,'MEMORY_INITIALIZATION_VECTOR=
');
%write data
if(fid>0)
    fprintf(fid,'%x,
',y_sin_q);
end
fclose(fid);

verilog 程序

累加与查询地址

/*
fc = 100MHz
fo = 1kHz 
N  = 32 (width)
fw = (fo * 2^N) / fc = 42949.67296 => 42950 

*/
module DdsTopV
#(
    parameter COUNTWIDTH = 32,
    parameter FW = 32'd429497 
)
(
    input  wire clk,
    input  wire rst_n,
    output reg  clk_out,
//    output wire [11:0] addr,
    output wire [31:0] phase,
    output wire [31:0] sin_o
    );

//wire [31:0] phase;
wire [11:0] addr;
reg [COUNTWIDTH-1:0] cnt;
 
//相位累加
always @(posedge clk or posedge rst_n) 
begin
    if(!rst_n)
        cnt <= 0;
    else
        cnt <= cnt + FW;  //计数器步长FW
end
//clk_out 
always @(posedge clk or posedge rst_n)
begin
    if(!rst_n)
        clk_out <= 1'b0;
    else if(cnt < 32'h7FFF_FFFF)
        clk_out <= 1'b0;
    else
        clk_out <= 1'b1;
end   

assign phase = cnt;
assign addr = {phase[31:20]};

blk_mem_gen_0 blk_mem_gen_0(
    .clka(clk),
    .addra(addr),
    .douta(sin_o)
    );

endmodule

TestBench

module testbench();

reg clk;
reg rst_n;
wire clk_out;
//wire [11:0] addr;
wire [31:0] phase;
wire [31:0] sin_o;


/*
Fo = 115200Hz
Fw = 4947802.3
*/
DdsTopV 
#(
//    .COUNTWIDTH(32'd32),
    .FW(32'd4947802) 
)
uut
(
    .clk(clk),
    .rst_n(rst_n),
    .phase (phase),
//    .addr(addr),
    .clk_out(clk_out),
    .sin_o(sin_o)
    );

    initial begin
    clk = 0;
    rst_n = 0;
    #15 rst_n=1; 
    end
    
    always  #10 clk=~clk; 

endmodule

设置Block Memery

仿真结果

via

https://www.cnblogs.com/christsong/p/5536995.html