一：RTL级快速仿真的要求
好的coding风格
compile时使用开关命令：+rad
二：仿真性能取决于
好的coding经验
对仿真工具的使用
debug开关的正确使用
re-compile需求的控制：多个错误改完之后再re-compile
三：VCS结构
verilog code——>VCS compile(parser,event code generator,cycle code generator )——>simulation executable
四：编码风格
1： 使用可综合verilog语句
2： 提升抽象等级，不要使用太过低级的语句，使simulator工作简便
3： 避免没有效率的结构：双向口
4： 使用小的语句块，避免block块>10000语句；使用$readmemb结合dump
五：时序电路避免使用的逻辑
repeat，wait，fork-join，assign-deassign，force-release，disable
六：+rad
编译时添加，可优化代码；
例如：经过+rad，以下代码
七：性能分析+prof
在compile里添加开关命令，sim后，生成性能分析文件（后缀名prof），包括cpu, 模块等使用时间，消耗资源等。
根据性能分析文件，改进性能，减少时间与资源。
八：例化多个模块——使用generate for
