attribute

(verilog-2001) (*keep = 1*) wire my_reg;

最大扇出信号设置

（*maxfan = 20*）reg clk_en;

上电初始化

reg  q = 1'b1;

keep :确保组合逻辑不被优化

preserve:防止寄存器被优化掉。对于扇出较大的信号，可以同时定义两个信号来分担扇出，

但很可能会被优化，此时我们可以使用preserve属性，防止信号被优化。

下面的写法也是可以的

(*keep*)wire sda_in_a10;
(*keep*)wire sda_out_temp;