Verilog-格雷码加法器

1、概述

　　格雷码执行加1操作最多只会变1位，可用在多位地址指针中消除毛刺。

2、verilog代码

`timescale 1ns / 1ps

module gray_adder
#(parameter length = 5)
(
    input clk,
    input rstn,
    input inc,
    output [length-1:0] Gray
    );
     
reg [length-1:0] Gray_reg;
reg [length-1:0] Gray_next_reg;

reg [length-1:0] Bin_reg; 
reg [length-1:0] Bin_next_reg;

integer i;

always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        Gray_reg <= 0;
    end
    else begin
        Gray_reg <= Gray_next_reg;
    end
end


always @(*) begin
    Bin_reg[length-1] = Gray_reg[length-1];    // 格雷码转二进制码
    for(i=length-2;i>=0;i=i-1)
        Bin_reg[i] = Bin_reg[i+1]^Gray_reg[i];
    Bin_next_reg = Bin_reg + inc;              // 二进制码加1
    Gray_next_reg = (Bin_next_reg>>1)^Bin_next_reg;   // 二进制码转回格雷码
end
     
assign Gray = Gray_reg;

endmodule

3、仿真波形