verilog分频模块设计

verilog设计：

分频器的设计：

　　分频器就是将一个时钟源的频率降低的过程（可以通过观察分频之后周期中包含几个原时钟周期来看是几分频），分频分为基数分频也分为偶数分频，

偶数分频的代码如下：（其中就是计数器翻转的过程）

module div(clk,rst_n);
    input clk,rst_n;
    
    reg clk_1k;//1k Hz的时钟
    reg [20:0] count; //计数器
    parameter div = 6;//这个分频为了方便仿真，随意定了个较小的值，10分分频
    parameter flag=div/2-1;
    
    always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
        begin 
            clk_1k <= 1;
            count <= flag;
        end
        else
           if(count < flag)
               count  <= count + 1;
           else
           begin
               count <= 0 ;
               clk_1k <= ~clk_1k;
            end
    end
endmodule

奇数分频（计数不用以整个周期为单位）

module intec(clk,rst_n);
    input clk,rst_n;
    
    reg clk_1k;//1k Hz的时钟
    reg [20:0] count; //计数器
    parameter div = 3;//这个分频为了方便仿真，随意定了个较小的值，10分分频
    parameter flag=div-1;
    
    always @(clk or negedge rst_n)
    begin
        if(!rst_n)
        begin 
            clk_1k <= 1;
            count <= flag;
        end
        else
           if(count < flag)
               count  <= count + 1;
           else
           begin
               count <= 0 ;
               clk_1k <= ~clk_1k;
            end
    end
endmodule